要求：调用PLL—IP核，50Mhz晶振输入，输出四路时钟不同信号：100Mhz，25Mhz，50Mhz(90°相位)，50Mhz（20%占空比）。 芯片型号：cyclone Ⅳ EP4CE10F17C8 平台工具：Quartus II 15.0 (64-bit)、Modelsim SE-64 ...
文章摘要：借助于QuartusII PLL_IP核产生一个任意频率被测时钟信号，设计一个等精度测量模块，通过其处理后，再数码管上显示出六位的测量频率数值，验证测量的准确度。 关键词：Verilog HDL；等精度频率测量；数码管；PLL_IP核 最终框图： 频率计，即频率计数器，专用于测量被测信号频
本次实验学习记录主题为“FIFO_IP核实现算术求和”，主要内容是上位机通过串口向FPGA发送一定规格的数字矩阵，FPGA对矩阵处理，按规定逻辑实现求和运算，将结果返回串口转发至上位机。
